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高速PCB电路端接的仿真分析

   文章来源:http://www.pcbodm.com  发布时间:2012-10-23  访问量:1165

  一个点对点网络,元件U1和U2通过特性阻抗50Ω、时延为Ins的传输线相连。U1的输出缓冲器高电平输出阻抗为6Ω,低电平输出阻抗为4Ω,上升、下降边沿速率均为300 ps,输出幅度为0~5V、频率为100 MHz、占空比为50%的信号。
  下面通过仿真来观察一下各种端接方式的效果。对此PCB电路实施端接是必须的,未进行端接时的驱动端和接收端电压波形,信号过冲、振铃很厉害,在半个周期内无法到达稳定状态。
  串联端接比较好地消除了反射带来的过冲及振铃,但由于接收器内部呈现容性阻抗,出现了信号上升、下降沿退化。其他几种方案在此PCB电路中的效果相当,都不能很好地解决问题。但是,也有微小的差别,并联上拉将逻辑低电平抬高;并联下拉将逻辑高电平拉低;而戴维宁端接将低电平抬高、高电平拉低。因RC网络中的电容C的取值很大,所以对信号边沿的影响没有表现出来,所以响应波形和并联下拉类似。
  由此再次说明,实际的PCB电路并不是上面的方法和原则能完全概括的,在实际的PCB电路设计中,应该结合理论和经验,给出策略,并通过仿真不断地验证和改善它。当然,经验越丰富,就越容易给出正确的答案。

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